An integrated 2D systolic array for spelling correction

This paper presents a fully integrated spelling co-processor for speeding up the character string comparison process. The chip we present is architectured around a banded 2-D systolic array consisting of 69 processors and is able to process more than 2 million of words per second. The high regularity of the chip has been exploited for investigating a design methodology based on the automated generation of a representative subcircuit : the kernel. (URA 227) Université de Rennes 1 – Insa de Rennes et en Automatique – unité de recherche de Rennes Un r eseau systolique 2D int egr e pour la correction de fautes R esum e : Ce rapport pr esente un co-processeur correcteur de fautes enti erement int egr e permettant d'acc elerer la comparaison de cha^ nes de caract eres. Le circuit est compos e d'un r eseau systolique 2-D tronqu e de 69 processeurs et permet de traiter plus de 2 millions de mots par seconde. L'extr^ eme r egularit e du circuit a et e exploit ee pour explorer une m ethode de conception bas ee sur la g en eration automatique du circuit a partir d'une repr esentation de r ef erence : le noyau.